高速、低電力3Dチップ統合技術

日本で開発された新しい3Dチップスタッキング方法は、データ転送の速度、消費電力の削減、コンパクトな統合により、AIと高性能コンピューティングに革命をもたらすことを約束します。



半導体技術の大幅な飛躍で、Science Tokyoの研究者は、次世代コンピューティングシステムに高いメモリ帯域幅と超低電力消費を提供することを目的とした高度な3Dチップ統合アプローチを導入しました。彼らの仕事は最近、2025 IEEE電子コンポーネントと技術会議（ECTC）で紹介されました。

従来、System-in-Package（SIP）設計では、はんだバンプを介して2Dチップ配置を使用しています。これにより、さらなる小型化と性能のスケーラビリティが制限されています。これらの課題に対処するために、チームは2.5D/3Dスタッキングアプローチに基づいて、BBCubeという名前の最先端のチップ統合フレームワークを開発しました。このアーキテクチャには、DRAMモジュールの真上に積み重ねられた処理ユニット（XPU）が特徴であり、より短いインターコネクトとより高速なデータ転送を可能にします。

このアーキテクチャを実行可能にするために、研究者は3つの重要な領域に取り組みました。最初に、インクジェットテクノロジーと選択的接着剤を使用して、対面のチップオンウェーファー（牛）結合プロセスを作成しました。これにより、300 mmワッフルウェーハの30,000を超える異なるサイズのチップを、チップからチップまでのギャップを10マイクロメートルの狭く、チップあたり10ミリ秒未満の接着時間を備えた正確かつ迅速なマウントを可能にしました。

第二に、超薄型積み重ねられたウェーハの機械的および熱的需要をサポートするために、それらは、有機無機ハイブリッド構造の上に構築されたDPAS300という名前の新しい接着剤を製剤しました。この材料は、強力な熱安定性を提供し、チップオンウェーファーとウェーハオンウェーハボンディングプロセスの両方で使用できます。

最後に、スタック内で安定した電力供給と高速通信を確保するために、チームは新しい電源分配高速道路を実装しました。これには、エネルギー損失を減らし、パワーノイズを50 mV未満に抑制するために、層、シリコンバイアス、および再配布層の間に埋め込まれたコンデンサが含まれます。

データ送信エネルギーを従来のシステムの5〜20％に削減することにより、この3D統合テクノロジーは、より効率的なAIハードウェア、HPCシステム、およびエッジデバイスのドアを開きます。Science Tokyoからの革新は、AI駆動型コンピューティング時代にチップがどのようにパッケージ化され、搭載されているかの基礎的な変化を示す可能性があります。